正版弘数字集成电路测试优化9787030278944李晓维 epub pdf mobi txt 电子书 下载 2024

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基本信息

书名：数字集成电路测试优化

定价：58.00元

作者：李晓维

出版社：科学出版社

出版日期：2010-06-01

ISBN：9787030278944

字数：

页码：

版次：1

装帧：精装

开本：16开

商品重量：0.740kg

编辑推荐

内容提要

本书内容涉及数字集成电路测试优化的三个主要方面：测试压缩、测试功耗优化、测试调度。包括测试数据压缩的基本原理，激励压缩的有效方法，测试响应压缩方法和电路结构；测试功耗优化的基本原理，静态测试功耗优化方法，动态测试功耗优化；测试压缩与测试功耗协同优化方法；测试压缩与测试调度协同优化方法；并以国产64位高性能处理器(龙芯2E和2F)为例介绍了相关成果的应用。
全书阐述了作者及其科研团队自主创新的研究成果和结论，对致力于数字集成电路测试与设计研究的科研人员(尤其是在读研究生)具有较大的学术参考价值，也可用作集成电路专业的高等院校教师、研究生和高年级本科生的教学参考书。

目录

FOREWORD
前言
章 绪论
1.1 测试优化方法简介
1.2 测试优化中的关键问题
1.2.1 测试压缩中X位的处理
1.2.2 快速功耗估计与测试功耗优化
1.2.3 测试外壳设计与测试调度算法
1.3 本书章节组织结构
参考文献
第2章 测试激励压缩
2.1 测试激励压缩
2.1.1 测试激励数据中的X位
2.1.2 激励压缩中的相关术语
2.1.3 激励压缩方法分类
2.2 基于Variable-Tail编码的压缩方法
2.2.1 激励压缩中的编码设计
2.2.2 Variable-Tail编码
2.2.3 实验及分析
2.3 周期可重构测试压缩方法
2.3.1 周期可重构技术及解压缩电路结构
2.3.2 周期可重构MU络的自动综合算法
2.3.3 测试压缩率分析
2.4 本章小结
参考文献
第3章 测试响应压缩
3.1 测试响应压缩
3.1.1 响应压缩中的相关术语
3.1.2 时间维和空间维混合压缩和未知位
3.2 时空维混合压缩方法
3.2.1 失效芯片中错误位分布及卷积编码
3.2.2 改进的(n，n-1，m，d)卷积码设计
3.2.3 压缩电路的两种不同实现形式
3.3 未知位容忍技术
3.4 诊断设计
3.5 混淆率方面的一些实验结果
3.6 激励压缩和响应压缩的结合——商业EDA工具分析
3.7 本章小结
参考文献
第4章 动态功耗估计
4.1 动态功耗模型
4.1.1 动态功耗来源
4.1.2 跳变功耗模型
4.1.3 UMCF电路模型
4.2 功耗敏感性分析
4.2.1 功耗敏感性分析方法
4.2.2 动态功耗敏感性分析
4.2.3 静态功耗敏感性分析
4.2.4 敏感性分析应用
4.3 冒险共振及应用
4.3.1 冒险叠加现象
4.3.2 状态空间压缩
4.3.3 实验及分析
4.4 上电瞬态功耗估计
4.4.1 电源门控方法
4.4.2 上电电流模型
4.4.3 遗传算法优化方法
4.4.4 实验及分析
4.5 体系结构级功耗估计
4.5.1 体系结构级功耗估计
4.5.2 体系结构级功耗模型
4.5.3 实验及分析
4.6 动态测试功耗估计
4.6.1 相关术语
4.6.2 动态测试功耗计算模型
4.7 本章小结
参考文献
第5章 动态测试功耗优化
5.1 扫描测试功耗问题
5.2 移位与捕获测试功耗
5.2.1 移位测试功耗分析
5.2.2 捕获测试功耗分析
5.3 动态测试功耗优化方法分类
5.4 基于扫描链调整的动态测试功耗优化
5.4.1 基于可测试性设计的测试功耗优化方法相关研究
5.4.2 扫描单元分组连接技术
5.4.3 扫描链划分与排序技术
5.4.4 移位功耗优化效果及硬件开销实验数据分析
5.5 基于测试向量调整的动态测试功耗优化
5.5.1 基于测试向量填充的动态测试功耗优化
5.5.2 基于测试向量排序的动态测试功耗优化
5.6 本章小结
参考文献
第6章 静态测试功耗优化
6.1 静态功耗模型
6.2 静态功耗估计
6.2.1 静态功耗堆栈效应
6.2.2 静态功耗查表估计法
6.2.3 模拟器实现及验证
6.3 静态测试功耗优化
6.3.1 基于X位的漏电流优化技术
6.3.2 扫描功耗闩锁
6.4 本章小结
参考文献
第7章 测试压缩与测试功耗协同优化
7.1 基于访问扫描设计的协同优化
7.1.1 CSCD设计
7.1.2 效果分析
7.1.3 实验及分析
7.2 基于测试向量填充的协同优化
7.2.1 主流编码测试压缩技术
7.2.2 低功耗测试压缩基础
7.2.3 基于选择编码方案的低功耗测试压缩方案
7.2.4 实验及分析
7.3 基于Variable-Tail编码的协同优化
7.3.1 测试压缩率优化
7.3.2 测试中移位功耗的优化
7.3.3 测试数据压缩和测试功耗的协同优化
7.4 基于芯核并行外壳设计的协同优化
7.4.1 芯核测试外壳设计
7.4.2 串行测试外壳设计的代价
7.4.3 扫描切片重叠和部分重叠
7.4.4 并行外壳设计方法
7.4.5 实验及分析
7.5 本章小结
参考文献
第8章 系统芯片的测试调度
8.1 系统芯片测试简介
8.2 测试访问机制
8.2.1 基于总线的测试访问机制
8.2.2 基于片上网络的测试访问机制
8.3 基于双核扫描链平衡的测试调度
8.3.1 基于总线的测试调度相关研究
8.3.2 扫描链平衡设计
8.3.3 基于双核扫描链平衡的测试调度方法
8.4 基于片上网络的交错式测试调度
8.4.1 片上网络测试相关工作介绍
8.4.2 低功耗片上网络测试调度
8.4.3 实验及分析
8.5 本章小结
参考文献
第9章 测试向量集与测试流程优化
9.1 引言
9.2 测试向量集优化
9.2.1 固定型故障测试向量生成
9.2.2 时延故障测试向量生成
9.2.3 非压缩模式下的测试向量集优化
9.2.4 压缩模式下的测试向量集优化
9.3 测试流程优化
9.3.1 测试项目有效性
9.3.2 测试流程优化算法
9.3.3 实验及分析
9.4 本章小结
参考文献
0章 测试优化技术在龙芯通用处理器中的应用
10.1 通用处理器DFT面临的挑战
10.2 测试优化技术在龙芯2E中的应用
10.2.1 DFT方案设计总体框架结构
10.2.2 扫描设计
10.2.3 存储器内建自测试
10.2.4 测试向量产生
10.2.5 边界扫描设计
10.3 测试优化技术在龙芯2F中的应用
10.3.1 龙芯2F高性能通用处理器的测试难点
10.3.2 龙芯2F可测试性设计结构
10.3.3 支持实速测试的可测试性时钟电路设计
10.3.4 实速测试的测试生成
10.3.5 扫描与混合测试压缩结构设计
10.3.6 嵌入式存储器内建自测试与诊断电路设计
10.3.7 边界扫描结构设计
10.3.8 测试功耗控制结构设计
10.3.9 测试向量生成与测试结果分析
10.3.10 与主流处理器DFT比较
10.4 本章小结
参考文献
1章 总结与展望
11.1 总结
11.2 展望
11.2.1 测试压缩
11.2.2 测试功耗优化
11.2.3 测试调度
参考文献
索引

作者介绍

文摘

序言

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