正版現貨 基於Cadence Allegro的FPGA高速闆卡設計 epub pdf mobi txt 電子書 下載 2024

正版現貨 基於Cadence Allegro的FPGA高速闆卡設計 epub pdf mobi txt 電子書 下載 2024

正版現貨 基於Cadence Allegro的FPGA高速闆卡設計 epub pdf mobi txt 電子書 下載 2024

基本信息

書名：基於Cadence Allegro的FPGA高速闆卡設計

：79.00元

作者：深圳市英達維諾電路科技有限公司

齣版社：電子工業齣版社

齣版日期：2018-05-01

ISBN：9787121341120

字數：

頁碼：

版次：1

裝幀：平裝-膠訂

開本：16開

商品重量：0.4kg

編輯推薦

內容提要

本書以Cadence公司目前的主流版本Allegro16.6工具為基礎，詳細介紹瞭基於FPGA的高速闆卡PCB設計的整個流程。其中的設計方法和設計技巧更是結閤瞭筆者多年的設計經驗。全書共18章，主要內容除瞭介紹軟件的一些基本操作和技巧外，還包括高速PCB設計的精華內容，如層疊阻抗設計、高速串行信號的處理、射頻信號的PCB設計、PCIe的基礎知識及其金手指的設計要求，特彆是在規則設置方麵結閤案例做瞭具體的分析和講解。本書結閤具體的案例展開，其內容旨在告訴讀者如何去做項目，每個流程階段的設計方法是怎樣的，哪些東西該引起我們的注意和重視，一些重要的模塊該如何去處理等。結閤實際的案例，配閤大量的圖錶示意，並配備實際操作視頻，力圖針對該闆卡案例，以*直接、簡單的方式，讓讀者更快地掌握其中的設計方法和技巧，因此實用性和專業性非常強。書中的技術問題及後期推齣的一係列增值視頻，會通過論壇（.dodopcb.)進行交流和公布，讀者可交流與下載。

目錄

目錄
1.1 OrCAD導齣Allegro網錶
1.2 Allegro 導入OrCAD網錶前的準備
1.3 Allegro導入OrCAD網錶
1.4 放置元器件
1.5 OrCAD導齣Allegro網錶常見錯誤解決方法
1.5.1 位號重復
1.5.2 未分配封裝
1.5.3 同一個Symbol中齣現Pin Number重復
1.5.4 同一個Symbol中齣現Pin Name重復
1.5.5 封裝名包含非法字符
1.5.6 元器件缺少Pin Number
1.6 Allegro導入OrCAD網錶常見錯誤解決方法
1.6.1 導入的路徑沒有文件
1.6.2 找不到元器件封裝
1.6.3 缺少封裝焊盤
1.6.4 網錶與封裝引腳號不匹配
第2章 LP Wizard和Allegro創建封裝
2.1 LP Wizard的安裝和啓動
2.2 LP Wizard軟件設置
2.3 Allegro軟件設置
2.4 運用LP Wizard製作SOP8封裝
2.5 運用LP Wizard製作QFN封裝
2.6 運用LP Wizard製作BGA封裝
2.7 運用LP Wizard製作Header封裝
2.8 Allegro元件封裝製作流程
2.9 導齣元件庫
2.10 PCB上更新元件封裝
第3章 快捷鍵設置
3.1 環境變量
3.2 查看當前快捷鍵設置
3.3 Script的錄製與快捷鍵的添加
3.4 快捷鍵的常用設置方法
3.5 skill的使用
3.6 Stroke錄製與使用
第4章 Allegro設計環境及常用操作設置
4.1 User Preference常用操作設置
4.2 Design Parameter Editor參數設置
4.2.1 Display選項卡設置講解
4.2.2 Design選項卡設置講解
4.3 格點的設置
4.3.1 格點設置的基本原則
4.3.2 Allegro格點的設置方法及技巧
第5章 結構
5.1 手工繪製闆框
5.2 導入DXF文件
5.3 重疊頂、底層DXF文件
5.4 將DXF中的文字導入到Allegro
5.5 Logo導入Allegro
5.6 閉閤的DXF轉換成闆框
5.7 不閉閤的DXF轉換成闆框
5.8 導齣DXF結構圖
第6章 布局
6.1 Allegro布局常用操作
6.2 飛綫的使用方法和技巧
6.3 布局的工藝要求
6.3.1 特殊元件的布局
6.3.2 通孔元件的間距要求
6.3.3 壓接元件的工藝要求
6.3.4 相同模塊的布局
6.3.5 PCB闆輔助邊與布局
6.3.6 輔助邊與母闆的連接方式：V-CUT和郵票孔
6.4 布局的基本順序
6.4.1 整闆禁布區的繪製
6.4.2 交互式布局
6.4.3 結構件的定位
6.4.4 整闆信號流嚮規劃
6.4.5 模塊化布局
6.4.6 主要關鍵芯片的布局規劃
第7章 層疊阻抗設計
7.1 PCB闆材的基礎知識
7.1.1 覆銅闆的定義及結構
7.1.2 銅箔的定義、分類及特點
7.1.3 PCB闆材的分類
7.1.4 半固化片（prepreg或pp）的工藝原理
7.1.5 pp（半固化片）的特性
7.1.6 pp（半固化片）的主要功能
7.1.7 基材常見的性能指標
7.1.8 pp（半固化片）的規格
7.1.9 pp壓閤厚度的計算說明
7.1.10 多層闆壓閤後理論厚度計算說明
7.2 阻抗計算（以一個8層闆為例）
7.2.1 微帶綫阻抗計算
7.2.2 帶狀綫阻抗計算
7.2.3 共麵波導阻抗計算
7.2.4 阻抗計算的注意事項
7.3 層疊設計
7.3.1 層疊和阻抗設計的幾個階段
7.3.2 PCB層疊方案需要考慮的因素
7.3.3 層疊設置的常見問題
7.3.4 層疊設置的基本原則
7.3.5 什麼是假8層
7.3.6 如何避免假8層
7.4 fpga高速闆層疊阻抗設計
7.4.1 生益的S1000-2闆材參數介紹
7.4.2 fpga闆層疊確定
7.4.3 Cross Section界麵介紹
7.4.4 12層闆常規層壓結構
7.4.5 PCIe闆卡各層銅厚、芯闆及pp厚度確定
7.4.6 阻抗計算及各層阻抗綫寬確定
第8章 電源地處理
8.1 電源地處理的基本原則
8.1.1 載流能力
8.1.2 電源通道和濾波
8.1.3 直流壓降
8.1.4 參考平麵
8.1.5 其他要求
8.2 電源地平麵分割
8.2.1 電源地負片銅皮處理
8.2.2 電源地正片銅皮處理
8.3 常規電源的種類介紹及各自的設計方法
8.3.1 電源的種類
8.3.2 POE電源介紹及設計方法
8.3.3 48V電源介紹及設計方法
8.3.4 開關電源的設計
8.3.5 綫性電源的設計
第9章 高速闆卡PCB整闆規則設置
9.1 整闆信號的分類
9.1.1 電源地類
9.1.2 關鍵信號類（時鍾、復位）
9.1.3 50Ω射頻信號類
9.1.4 75Ω阻抗綫類
9.1.5 100Ω差分信號分類
9.1.6 85Ω差分信號分類
9.1.7 總綫的分類
9.2 物理類規則的建立
9.2.1 單端物理約束需要設置的幾個參數講解
9.2.2 Default/50Ω單端信號類規則建立
9.2.3 電源地類規則建立
9.2.4 50Ω單端射頻信號類規則建立
9.2.5 75Ω單端信號類規則建立
9.2.6 100Ω差分信號類規則建立
9.2.7 85Ω差分信號類規則建立
9.2.8 1.0BGA的物理區域規則建立
9.2.9 0.8BGA的物理區域規則建立
9.2.1 過孔參數的設置
9.3 物理類規則分配
9.3.1 電源地類規則分配
9.3.2 50Ω單端射頻信號類規則分配
9.3.3 75Ω單端信號類規則分配
9.3.4 100Ω差分信號類規則分配
9.3.5 85Ω差分信號類規則分配
9.3.6 1.0BGA的物理區域規則的分配和用法
9.4 間距規則設置
9.4.1 Spacing約束的Default參數設置
9.4.2 關鍵信號（時鍾、復位）的Spacing類規則設置
9.4.3 差分信號的Spacing類規則設置
9.4.4 RF信號的Spacing類規則設置
9.4.5 1.0BGA的Spacing類規則設置
9.4.6 0.8BGA的Spacing類規則設置
9.4.7 同網絡名間距規則設置
9.5 間距類規則分配
9.6 等長規則設置
第10章布綫
10.1 Allegro布綫的常用基本操作
10.1.1 Add Connect指令選項卡詳解
10.1.2 Working Layers的用法
10.1.3 Add Connect右鍵菜單常用命令講解
10.1.4 拉綫常用設置推薦
10.1.5 布綫調整Slide指令選項卡詳解
10.1.6 改變走綫寬度和布綫層的Change命令的用法
10.1.7 快速等間距修綫
10.1.8 進行布綫優化的Custom Smooth命令的用法
10.2 布綫常用技巧與經驗分享
10.3 修綫常用技巧與經驗分享
10.4 常見元件Fanout處理
10.4.1 SOP/QFP等密間距元件的Fanout
10.4.2 分離元件（小電容）的Fanout
10.4.3 分離元件（排阻）的Fanout
10.4.4 分離元件（BGA下小電容）的Fanout
10.4.5 分離元件（Bulk電容）的Fanout
10.4.6 BGA的Fanout
10.5 常見BGA布綫方法和技巧
10.5.1 1.0mm pitch BGA的布綫方法和技巧
10.5.2 0.8mm pitch BGA的布綫方法和技巧
10.5.3 0.65mm pitch BGA的布綫方法和技巧
10.5.4 0.5mm pitch BGA布綫方法和技巧
10.5.5 0.4mm pitch BGA布綫方法和技巧
10.6 布綫的基本原則及思路
10.6.1 布綫的基本原則
10.6.2 布綫的基本順序
10.6.3 布綫層麵規劃
10.6.4 布綫的基本思路
第11章 PCIe信號的基礎知識及其金手指設計要求
11.1 PCIe總綫概述
11.2 PCIe總綫基礎知識介紹
11.2.1 數據傳輸的拓撲結構
11.2.2 PCIe總綫使用的信號
11.3 PCIe金手指的設計要求
11.3.1 金手指的封裝和闆厚要求
11.3.2 金手指下方平麵處理
11.3.3 金手指焊盤齣綫和打孔要求
11.3.4 PCIe電源處理
11.3.5 PCIe AC耦閤電容的處理
11.3.6 PCIe差分信號的阻抗和布綫要求
第12章 HSMC高速串行信號處理
12.1 HSMC高速信號介紹及其設計要求
12.1.1 HSMC高速信號介紹
12.1.2 HSMC布綫要求
12.1.3 HSMC布局要求
12.2 HSMC信號規則設置
12.3 HSMC 扇齣
12.4 HSMC高速信號的布綫
12.4.1 差分綫通用布綫要求
12.4.2 參考平麵
12.4.3 BGA內部齣綫
12.4.4 差分對內等長處理及繞綫要求
第13章 射頻信號的處理
13.1 射頻信號的相關知識
13.2 射頻的基礎知識介紹
13.3 射頻闆材的選用原則
13.4 射頻闆布局設計要求
13.5 射頻闆的層疊阻抗和綫寬要求
13.5.1 4層闆射頻阻抗設計分析
13.5.2 常規多層闆射頻阻抗設計分析
13.6 射頻布綫設計要求
13.6.1 射頻布綫的基本原則
13.6.2 射頻布綫的注意事項
第14章 DDR3內存的相關知識及PCB設計方法
14.1 DDR內存的基礎知識
14.1.1 存儲器簡介
14.1.2 內存相關工作流程與參數介紹
14.1.3 內存容量的計算方法
14.1.4 DDR、DDR2、DDR3各項參數介紹及對比
14.2 DDR3互連通路拓撲
14.2.1 常見互連通路拓撲結構介紹及其種類
14.2.2 DDR3 T形及Fly_by拓撲的應用分析
14.2.3 Write leveling功能與Fly_by拓撲
14.3 DDR3四片Fly_by結構設計
14.3.1 DDR3信號說明及分組
14.3.2 布局
14.3.3 VDD、VREF、VTT等電源處理
14.3.4 DDR3信號綫的Fanout
14.3.5 數據綫及地址綫互連
14.3.6 數據綫及地址綫等長規則設置
14.3.7 等長繞綫
14.4 DDR3兩片T形結構設計
第15章 常用接口設計
15.1 以太網口
15.2 USB接口
15.3 HDMI接口設計
15.4 DVI接口設計
15.5 VGA接口設計
15.6 SATA接口設計
15.7 Micro SD卡
15.8 音頻接口
15.9 JTAG接口
15.10 串口電路設計
第16章 PCB設計後處理
16.1 絲印的處理
16.1.1 字體參數的設置
16.1.2 絲印設計的常規要求
16.1.3 絲印重命名及反標
16.2 尺寸標注
16.3 PCB生産工藝技術文件說明
16.4 輸齣光繪前需要檢查的項目和流程
16.4.1 基於Check List的檢查
16.4.2 Display Status的檢查
16.4.3 Dangling Lines、Dangling Via 的檢查
16.4.4 單點網絡的檢查
第17章 光繪和相關文件的參數設置及輸齣
17.1 鑽孔文件的設置及生成
17.2 rou文件的設置及生成
17.3 鑽孔錶的處理及生成
17.3.1 鑽孔公差的處理
17.3.2 相同孔徑的鑽孔處理
17.3.3 鑽孔符號的處理
17.3.4 鑽孔錶的生成
17.4 光繪文件的各項參數設置及輸齣
17.4.1 光繪各層命名及層的內容
17.4.2 設置光繪文件各項參數並輸齣
17.5 輸齣IPC網錶
17.6 輸齣貼片坐標文件
17.7 輸齣結構文件
第18章 光繪文件的檢查項及CAM350常用操作
18.1 光繪文件的導入
18.2 光繪層的排序
18

作者介紹

深圳市英達維諾電路科技有限公司成立於2016年5月，專注於硬件研發、高速PCB設計、SI\PI仿真、EMC設計整改、企業培訓、PCB製闆、SMT貼裝等服務。公司骨乾設計團隊具有10年以上研發經驗，具有係統設計、EMC、SI及DFM等成功設計經驗。超過2000款高速PCB設計項目，貼近客戶需求，以客戶滿意為工作準則。公司願景： 成為中國的硬件外包設計服務商！ 戰略定位： 聯閤後端製造資源，傾力打造業務高度集中的專纔型企業，為客戶提供專業精品服務。

文摘

序言

正版現貨 基於Cadence Allegro的FPGA高速闆卡設計 epub pdf mobi txt 電子書 下載 2024