[按需印刷]硬件架构的艺术：数字电路的设计方法与技术（印度）Mohit…|3769601 epub pdf mobi txt 电子书下载 2024

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印度 Mohit Arora 著

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发表于2024-11-28

商品介绍

店铺：互动出版网图书专营店

出版社：机械工业出版社

ISBN：9787111449393

商品编码：27067703633

丛书名：电子与嵌入式系统设计译丛

出版时间：2014-03-25

页数：204

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书籍描述

书[0名0]：	硬件架构的艺术：数字电路的设计方[0法0]与技术[按需印刷]\|3769601
图书定价：	59元
图书作者：	（印度）Mohit Arora
出版社：	[1机1] 械工业出版社
出版日期：	2014/3/25 0:00:00
ISBN号：	9787111449393
开本：	16开
页数：	204
版次：	1-1

作者简介

Mohit Arora现供职于Freescale半导体公司，任高级系统工程师。从2005年以来，他一直从事IP／SoC架构设计，负责设计和开发了面向众多市场的SoC产[0品0]。现在作为一[0名0]系统工程师，他的职责主要是参与产[0品0]的定义，规格书的撰写。他研发的产[0品0]既有面向中高端工业应用的MCU，也有面向消费电子市场的MPU。在加入Freescale公司之前，他曾经供职子安捷伦、意[0法0]半导体以及DCM等公司，专注于USB 2．0 PHY、PCI-Express、Infiniband和串行ATA协议等技术[0领0]域。他于2000年在印度NSIT(Netaji Subhas Institute of Tech[0no0]logy)获得电子与通信[0学0]士[0学0]位，他在[0国0]际[0学0]术刊物上发表了30多篇论文，并拥有串行链路方面的一项专利。李海东，杭州晟元芯片技术有限公司项目经理，曾先后供职于武汉集成电路设计工程技术有限公司，南京Richsilicon集成电路设计有限公司，Intel西安研发中心。他工作履历丰富，从事的工作几乎涉及数字电路设计的方方面面，如架构分析设计、RTL编码实现、功能验证、FPGA验证、可测性设计、形式验证以及与后端物理实现的交互等，拥有非常丰富的数字电路设计经验。来萍，毕业于南京电子器件研究所，担任工业和信息化部电子[0第0]五研究所研究员，电子[0学0][0会0][0会0]员，IEEE[0会0]员，广东省信息技术标准化技术委员[0会0]委员。承担过十几项电子元件可靠性科研项目，在电子产[0品0]可靠性[0领0]域拥有丰富的经验。主要技术研究方向包括：电子元器件失效分析，微波器件可靠技术及应用，集成电路静电放电检测与[0评0]价，电子产[0品0]制造过程中的静电防护技术等。

内容简介

《硬件架构的艺术：数字电路的设计方[0法0]与技术》揭示硬件架构的设计艺术，涵盖作者从事芯片设计行业十多年的经验和研究成果。本书共分9章，[0第0]1章介绍亚稳态的概念、量化方[0法0]和减少其影响的技术；[0第0]2章介绍同步设计的时钟技术，并提出可行的时钟方案以及系统复位策略。[0第0]3章介绍在设计中使用异步时钟或“处理多个时钟”时[0会0]出现的问题及解决方[0法0]。[0第0]4章介绍时钟分频器的各个方面和实现方[0法0]。[0第0]5章讲述低功耗设计技术，以减少动态和静态功耗。[0第0]6章介绍如何把流水线技术应用在处理器的设计中，从而提高性能；[0第0]7章讨论使用佳字节顺序的方[0法0]；[0第0]8章阐述去抖动技术，以消除毛刺和噪声。[0第0]9章介绍电磁干扰的原理、规程、标准和认证，以及电磁干扰的影响因素和减少电磁干扰的方[0法0]。

《硬件架构的艺术：数字电路的设计方[0法0]与技术》
译者序
前言
[0第0]1章亚稳态的世界1
1.1 简介1
1.2 亚稳态理论1
1.3 亚稳态窗口3
1.4 计算MTBF4
1.5 避免亚稳态5
1.5.1 使用多级同步器6
1.5.2 使用时钟倍频电路的多级同步器6
1.6 亚稳态测试电路7
1.7 同步器的类型8
1.8 亚稳态/综合性建议10
[0第0]2章时钟和复位11
2.1 概述11
2.2 同步设计12
2.2.1 避免使用行波计数器12
2.2.2 门控时钟12
2.2.3 [0[0双0]0]边沿或混合边沿时钟13
2.2.4 用触发器驱动另一个触发器的异步复位端13
2.3 推荐的设计技术14
2.3.1 避免在设计中出现组合环路14
2.3.2 避免数字设计中的延迟链16
2.3.3 避免使用异步脉冲产生器16
2.3.4 避免使用锁存器17
2.3.5 避免使用[0[0双0]0]沿时钟20
2.4 时钟方案22
2.4.1 内部产生的时钟22
2.4.2 分频时钟24
2.4.3 行波计数器25
2.4.4 多路时钟25
2.4.5 同步时钟使能和门控时钟26
2.5 门控时钟方[0法0][0学0]28
2.5.1 不含锁存器的门控时钟电路28
2.5.2 基于锁存器的门控时钟电路30
2.5.3 门控信号32
2.5.4 重组数据路径以减少转换传播32
2.6 复位信号的设计策略32
2.6.1 用同步复位进行设计33
2.6.2 使用异步复位进行设计36
2.6.3 带异步复位和异步置位的触发器38
2.6.4 移除异步复位的问题39
2.6.5 复位同步器40
2.6.6 过滤复位毛刺41
2.7 控制时钟偏移42
2.7.1 短路径问题43
2.7.2 时钟偏移和短路径分析43
2.7.3 使时钟偏移小化45
参考文献49
[0第0]3章处理多个时钟50
3.1 介绍50
3.2 多时钟域50
3.3 多时钟域设计的难题51
3.3.1 违背建立时间和保持时间52
3.3.2 亚稳态53
3.4 多时钟设计的处理技术53
3.4.1 时钟命[0名0][0法0]53
3.4.2 分块化设计54
3.4.3 跨时钟域54
3.5 跨时钟域57
3.5.1 同频零相位差时钟57
3.5.2 同频恒定相位差时钟58
3.5.3 非同频、可变相位差时钟59
3.6 握手信号方[0法0]63
3.6.1 握手信号的要求64
3.6.2 握手信号的缺点64
3.7 使用同步FIFO传输数据65
3.7.1 同步FIFO架构65
3.7.2 同步FIFO的工作方式66
3.8 异步FIFO（或[0[0双0]0]时钟FIFO）68
3.8.1 避免用二进制计数器实现指针69
3.8.2 使用格雷码取代二进制计数69
3.8.3 用格雷码实现FIFO指针72
3.8.4 FIFO满和FIFO空的产生76
3.8.5 [0[0双0]0]时钟FIFO设计79
参考文献82
[0第0]4章时钟分频器83
4.1 介绍83
4.2 同步整数分频器83
4.3 具有50%占空比的奇数整数分频84
4.4 非整数分频（非50%占分比）86
4.4.1 具有非50%占空比的1.5倍分频86
4.4.2 4.5倍分频计数器的实现（非50%占空比）87
4.5 N分频的替换方[0法0]88
参考文献89
[0第0]5章低功耗设计90
5.1 介绍90
5.2 功耗源90
5.3 在各设计抽象层次降低功耗91
5.4 系统级低功耗技术93
5.4.1 片上系统方[0法0]93
5.4.2 硬件/软件划分93
5.4.3 低功耗软件95
5.4.4 选择处理器96
5.5 体系结构级降低功耗技术97
5.5.1 高级门控时钟97
5.5.2 动态电压频率调节99
5.5.3 基于缓存的系统体系结构100
5.5.4 对数FFT体系结构100
5.5.5 异步(无时钟)设计100
5.5.6 电源门控102
5.5.7 多阈值电压105
5.5.8 多电压供电106
5.5.9 存储器电源门控106
5.6 在寄存器传输级降低功耗107
5.6.1 状态 [1机1] 编码和解码107
5.6.2 二进制数表示[0法0]108
5.6.3 门控时钟基础109
5.6.4 [0独0]热码多路器111
5.6.5 除掉多余的转换112
5.6.6 资源共享114
5.6.7 使用行波计数器来降低功耗114
5.6.8 总线反转117
5.6.9 高活跃度网络118
5.6.10 启用和禁用逻辑云119
5.7 寄存器级低功耗技术120
5.7.1 技术水平120
5.7.2 版图[0优0]化120
5.7.3 衬底偏压120
5.7.4 减少氧化层厚度121
5.7.5 多氧化层器件121
5.7.6 利用定制设计减小电容121
参考文献122
[0第0]6章流水线的艺术123
6.1 介绍123
6.2 影响[0大0]时钟频率的因素124
6.2.1 时钟偏移125
6.2.2 时钟抖动125
6.3 流水线127
6.4 解释流水线——一个真实的例子129
6.5 来自于流水线的性能提高130
6.6 DLX指令集的实现133
6.7 流水线对吞吐率的影响137
6.8 流水线原理138
6.9 流水线冒险138
6.9.1 结构冒险139
6.9.2 数据冒险140
6.9.3 控制冒险143
6.9.4 其他风险144
6.10 ADC中的流水线——一个例子145
参考文献146
[0第0]7章处理字节顺序147
7.1 介绍147
7.2 定义147
7.3 小端模式或[0大0]端模式：哪个更好149
7.4 处理字节顺序不匹配的问题151
7.5 访问32位存储器152
7.6 处理字节顺序不匹配153
7.6.1 保持数据完整性（数据不变）154
7.6.2 地址不变156
7.6.3 软件字节交换158
7.7 字节顺序中性代码159
7.8 字节顺序中性编码指南159
参考文献160
[0第0]8章消抖技术161
8.1 简介161
8.2 开关行为162
8.3 开关种类163
8.4 消抖164
8.4.1 RC消抖164
8.4.2 硬件消抖电路168
8.4.3 软件消抖电路169
8.4.4 消抖指南171
8.4.5 在多重输入下消抖172
8.5 现有的解决方案173
[0第0]9章电磁兼容性能设计指南175
9.1 简介175
9.2 定义175
9.3 电磁干扰理论及与电流和频率之关系177
9.4 电磁干扰的规程、标准和认证178
9.5 影响集成电路抗干扰性能的几个因素179
9.5.1 作为噪声源的微控制器179
9.5.2 影响电磁兼容性的其他因素180
9.5.3 噪声载体181
9.6 减少EMC/EMI的技术181
9.6.1 系统级技术182
9.6.2 板级技术184
9.6.3 微控制器级技术193
9.6.4 软件层级技术196
9.6.5 其他技术203
9.7 总结204

编辑推荐

阿罗拉编著的《硬件架构的艺术(数字电路的设计方[0法0]与技术)》的主要内容涉及时钟和复位、多时钟域设计、时钟分频器、低功耗设计技术、流水线技术、字节顺序、消抖技术和电磁兼容性等方面。绝[0大0]部分内容是进行数字设计时必然[0会0]接触到的。但也有一些技术在进行某些特殊部分设计时才[0会0]涉及，如消抖技术和电磁兼容性。[0第0]2章介绍同步设计的时钟技术，并提出了可行的时钟方案，此外也介绍了系统复位策略。[0第0]3章介绍多时钟设计的问题和处理方[0法0]，几种可能的跨时钟域情况和跨时钟域数据传输方[0法0]等。[0第0]4章介绍奇数、偶数与小数分频电路的实现和[0优0]缺点。[0第0]5章介绍数字电路功耗来源，并分别从系统级、体系结构级、寄存器传输级和晶体管级提出一系列降低功耗的方[0法0]。[0第0]6章介绍流水线的基本原理。[0第0]7章说明小端和[0大0]端字节顺序的含义，并比较其[0优0]缺点和适用[0领0]域，以及在进行系统设计时处理使用不同字节顺序IP的方[0法0]，此外介绍了字节顺序中性编码规则。[0第0]8章介绍典型的开关行为和软硬件消抖技术。[0第0]9章介绍电磁干扰的原理、规程、标准和认证，电磁干扰的影响因素及减少电磁干扰的方[0法0]。

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