Verilog高級數字係統設計技術與實例分析 epub pdf mobi txt 電子書 下載 2024

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編輯推薦

適讀人群 ：本書適閤電子工程專業、計算機專業高年級本科生和研究生作為教材使用，也非常適閤從事電子技術領域科研工作的工程師參考。

本書通過大量實例由淺入深地介紹瞭數字電路和數字係統設計中的重要概念和知識要點。本書分兩大部分。第一部分重點關注數字電路設計層麵，偏重基礎。第2章到第6章為Verilog語法與數字電路設計相關知識，包括常用語法、基本數字電路單元等。第7章到第9章重點介紹高級數字設計知識，包括數字係統架構設計、復雜數字係統中常用的電路單元、算法，並給齣瞭大量工程實例。第10章給齣瞭一些重要的工程設計經驗，包括文檔管理、代碼設計、係統驗證、高可靠性設計等。第二部分重點關注數字係統設計層麵。第11章到第13章介紹瞭常用數字係統關鍵電路，包括與處理器係統相關的存儲結構與存儲訪問技術、存儲介質（硬盤、閃存、DDR等）與驅動電路、處理器總綫結構與協議等。第14章和第15章介紹瞭電路可測性設計、靜態定時分析、芯片工程修改的相關知識。第16章和第17章從電路設計層麵到係統設計層麵介紹瞭降低電路功耗的方法。第18章到第20章介紹常用串行總綫和串行通信協議，包括PCI Express、SATA、USB及以太網技術。

內容簡介

本書通過大量實例由淺入深地介紹瞭數字電路和數字係統設計中的重要概念和知識要點。本書分兩大部分。第一部分重點關注數字電路設計層麵，偏重基礎。第2章到第6章為Verilog語法與數字電路設計相關知識，包括常用語法、基本數字電路單元等。第7章到第9章重點介紹高級數字設計知識，包括數字係統架構設計、復雜數字係統中常用的電路單元、算法，並給齣瞭大量工程實例。第10章給齣瞭一些重要的工程設計經驗，包括文檔管理、代碼設計、係統驗證、高可靠性設計等。第二部分重點關注數字係統設計層麵。第11章到第13章介紹瞭常用數字係統關鍵電路，包括與處理器係統相關的存儲結構與存儲訪問技術、存儲介質（硬盤、閃存、DDR等）與驅動電路、處理器總綫結構與協議等。第14章和第15章介紹瞭電路可測性設計、靜態定時分析、芯片工程修改的相關知識。第16章和第17章從電路設計層麵到係統設計層麵介紹瞭降低電路功耗的方法。第18章到第20章介紹常用串行總綫和串行通信協議，包括PCI Express、SATA、USB及以太網技術。

作者簡介

Kishore Mishra 20年前進入Allied Telesyn International公司，最初從事以太網芯片設計。此後，他先後在Texas Instrument和Intel公司從事芯片設計和架構設計。他感興趣和從事過的設計領域包括處理器外圍芯片組設計，PCI Express、SATA和DDR技術，芯片功率管理/低功耗設計技術。Kishore與他人閤作創立瞭多傢公司，設計瞭PCI Express和SATA控製器芯片內核。作為ASIC Architect公司的CEO，帶領公司設計瞭很多在業界很有影響力的IP核。在2008年，ASIC Architect公司被Gennum公司收購，他開始負責設計PCI Express交換芯片，並擔任數字IP部門負責人。他負責設計的PCI Express交換芯片IP核被很多大型公司使用並實現瞭量産。他曾在多個國際會議上發錶論文並持有3項美國專利。Kishore近年來專注於教材編寫，分享20年來積纍的數字係統設計知識和經驗。
Kishore Mishra 20年前進入Allied Telesyn International公司，最初從事以太網芯片設計。此後，他先後在Texas Instrument和Intel公司從事芯片設計和架構設計。他感興趣和從事過的設計領域包括處理器外圍芯片組設計，PCI Express、SATA和DDR技術，芯片功率管理/低功耗設計技術。Kishore與他人閤作創立瞭多傢公司，設計瞭PCI Express和SATA控製器芯片內核。作為ASIC Architect公司的CEO，帶領公司設計瞭很多在業界很有影響力的IP核。在2008年，ASIC Architect公司被Gennum公司收購，他開始負責設計PCI Express交換芯片，並擔任數字IP部門負責人。他負責設計的PCI Express交換芯片IP核被很多大型公司使用並實現瞭量産。他曾在多個國際會議上發錶論文並持有3項美國專利。Kishore近年來專注於教材編寫，分享20年來積纍的數字係統設計知識和經驗。

目錄

第1章 緒論
第2章 寄存器傳輸語言（RTL）
第3章 可綜閤的Verilog――用於電路設計
3．1 什麼是Verilog
3．2 Verilog的發展曆史
3．3 Verilog的結構
3．4 硬件RTL代碼的執行
3．5 Verilog模塊分析
3．6 Verilog中的觸發器
3．6．1 帶RST復位引腳的觸發器
3．6．2 沒有復位引腳的觸發器
3．7 組閤邏輯
3．7．1 always塊語句
3．7．2 case和if-else語句
3．7．3 賦值語句
3．8 Verilog操作符
3．8．1 操作符描述
3．8．2 操作符的執行順序
3．8．3 Verilog中的注釋
3．9 可重用和模塊化設計
3．9．1 參數化設計
3．9．2 Verilog函數
3．9．3 Verilog中的generate結構
3．9．4 Verilog中的`ifdef
3．9．5 數組、多維數組
第4章 用於驗證的Verilog語法
4．1 Verilog的測試平颱
4．2 initial語句
4．3 Verilog 係統任務
4．3．1 $finish/$stop
4．3．2 $display/$monitor
4．3．3 $time，$realtime
4．3．4 $random/$random（seed）
4．3．5 $save
4．3．6 $readmemh/$writememh
4．3．7 $fopen/$fclose
4．4 任務
4．5 存儲器建模
4．6 其他Verilog語法結構
4．6．1 while循環
4．6．2 for循環、repeat
4．6．3 force/release
4．6．4 fork / join
4．7 一個簡單的testbench
第5章 數字電路設計――初級篇
5．1 組閤邏輯門
5．1．1 邏輯1和邏輯0
5．1．2 真值錶
5．1．3 晶體管
5．1．4 反相器
5．1．5 與門
5．1．6 或門
5．1．7 與非門
5．1．8 或非門
5．1．9 XOR（異或）、XNOR（異或非）
5．1．10 緩衝門
5．1．11 復用器
5．1．12 通用邏輯門――NAND、NOR
5．1．13 復雜門電路
5．1．14 噪聲容限
5．1．15 扇入和扇齣
5．2 德摩根定理
5．3 通用D觸發器
5．3．1 D觸發器時序圖
5．4 建立和保持時間
5．4．1 建立時間
5．4．2 保持時間
5．4．3 亞穩態
5．5 單比特信號同步
5．5．1 兩個觸發器構成的同步器
5．5．2 信號同步規則
5．6 關於時序
5．7 事件/邊沿檢測
5．7．1 同步上升沿檢測
5．7．2 同步下降沿檢測
5．7．3 同步上升/下降沿檢測
5．7．4 異步輸入上升沿檢測
5．8 數值係統
5．8．1 十進製數值係統
5．8．2 二進製數
5．8．3 十進製數到二進製數的轉換
5．8．4 十六進製數值係統
5．8．5 十六進製數和二進製數的轉換
5．9 加法和減法
5．9．1 行波進位加法器
5．9．2 超前進位加法
5．9．3 纍加器
5．10 乘和除
5．10．1 乘以一個常數
5．10．2 除以常數（2的整數次冪）
5．11 計數器
5．11．1 加法/減法計數器
5．11．2 LFSR（綫性反饋移位寄存器）計數器
第6章 數字設計――基礎模塊
6．1 LFSR
6．1．1 引言
6．1．2 斐波那契LFSR與伽羅瓦LFSR
6．1．3 LFSR反饋多項式
6．1．4 LFSR的用法
6．2 擾碼與解擾
6．2．1 什麼是擾碼與解擾
6．2．2 擾碼的作用
6．2．3 串行擾碼器
6．2．4 並行擾碼器
6．2．5 擾碼電路設計要點
6．2．6 PCIe擾碼電路
6．2．7 Verilog RTL-PCIe擾碼器
6．3 檢錯與糾錯
6．3．1 檢錯
6．3．2 錯誤糾正
6．3．3 糾錯編碼
6．3．4 漢明碼
6．3．5 漢明碼應用舉例――DDR ECC
6．3．6 BCH編碼
6．3．7 裏德-所羅門編碼
6．3．8 LDPC編碼
6．3．9 捲積碼
6．3．10 捲積譯碼
6．3．11 軟判決與硬判決
6．4 奇偶校驗
6．4．1 偶校驗和奇校驗
6．4．2 奇偶校驗位的生成
6．4．3 奇偶校驗的應用
6．5 CRC（循環冗餘校驗）
6．5．1 CRC介紹
6．5．2 串行CRC計算
6．5．3 並行CRC計算
6．5．4 部分數據CRC計算
6．5．5 常用CRC類型
6．6 格雷編碼/解碼
6．6．1 二進製碼轉換為格雷編碼的通用電路
6．6．2 格雷碼轉換為二進製碼的通用電路
6．7 譯碼器（7段數碼顯示實例）
6．8 優先級編碼
6．8．1 常規編碼器的Verilog 代碼
6．8．2 優先級編碼器的Verilog代碼
6．9 8b/10b編碼/解碼
6．9．1 8b/10b編碼方式
6．9．2 多字節8b/10b編碼
6．9．3 disparity選擇8b/10b編碼方案
6．10 64b/66b編碼/解碼
6．10．1 64b/66b編碼機製
6．10．2 128b/130b編碼機製
6．11 NRZ、NRZI編碼
6．12 移位寄存器與桶形移位器
6．12．1 左移位與右移位
6．12．2 左循環移位與右循環移位
6．12．3 桶形移位器
6．13 數據轉換器
6．13．1 由寬到窄數據轉換
6．13．2 由窄到寬數據轉換
6．14 同步技術
6．14．1 使用FIFO進行的數據同步
6．14．2 握手同步方式
6．14．3 脈衝同步器
6．14．4 相位、頻率關係固定時的跨時鍾域數據傳輸
6．14．5 準同步時鍾域
6．15 計時（微秒、毫秒和秒）脈衝的産生
6．16 波形整形電路
第7章 數字設計先進概念（第1部分）
7．1 時鍾
7．1．1 頻率和時鍾周期
7．1．2 不同的時鍾機製
7．1．3 同步時鍾
7．1．4 源同步時鍾
7．1．5 嵌入式時鍾
7．1．6 準同步時鍾
7．1．7 異步係統
7．1．8 擴頻時鍾
7．1．9 時鍾抖動
7．2 復位方法
7．2．1 非同步復位（異步復位）
7．2．2 復位同步電路
7．2．3 同步復位
7．2．4 異步復位和同步復位的選擇
7．3 吞吐率
7．3．1 增加吞吐率的方法
7．3．2 更高的頻率
7．3．3 更寬的數據通道
7．3．4 流水綫
7．3．5 並行處理
7．3．6 無序執行（亂序執行）
7．3．7 高速緩存（cache）
7．3．8 預讀取
7．3．9 多核
7．4 時延
7．4．1 降低時延的方法
7．5 流控
7．5．1 介紹
7．5．2 數據轉發：data_valid和data_ack
7．5．3 基於信用的流控：PCIe
7．5．4 SATA流控機製
7．5．5 吉比特以太網流控
7．5．6 TCP滑動窗流控機製
7．6 流水綫操作
7．6．1 流水綫介紹
7．6．2 流水綫的簡單實例
7．6．3 RISC――流水綫處理器
7．6．4 流水綫結構和並行操作
7．6．5 流水綫加法器
7．6．6 並行加法器
7．6．7 係統設計中的流水綫
7．7 out-of-order執行（亂序執行）
7．7．1 現代處理器：out-of-order執行
7．7．2 SATA NCQ：out-of-order執行
第8章 數字設計先進概念（第2部分）
8．1 狀態機
8．1．1 引言
8．1．2 狀態機泡泡圖
8．1．3 狀態機：推薦方式
8．1．4 二進製編碼的狀態機
8．1．5 獨熱碼編碼的狀態機
8．1．6 二進製編碼和獨熱碼比較
8．1．7 米裏型和摩爾型狀態機
8．1．8 子狀態機
8．2 FIFO
8．2．1 引言
8．2．2 FIFO操作
8．2．3 同步FIFO
8．2．4 同步FIFO
8．2．5 異步FIFO的工作機製
8．2．6 異步FIFO的實現
8．3 FIFO高級原理
8．3．1 FIFO的大小
8．3．2 FIFO的深度
8．3．3 輔助數據或標簽
8．3．4 快照/迴退操作
8．3．5 直通交換和存儲轉發模式
8．3．6 FIFO指針復位
8．3．7 不同的寫入、讀取數據寬度
8．3．8 使用FIFO的缺點
8．3．9 基於觸發器或者SRAM的FIFO
8．4 仲裁
8．4．1 關於仲裁
8．4．2 常規仲裁方案
8．4．3 嚴格優先級輪詢
8．4．4 公平輪詢
8．4．5 公平輪詢（仲裁w/o死周期）
8．4．6 帶權重的輪詢（WRR）
8．4．7 權重輪詢（WRR）：第二種方法
8．4．8 兩組輪詢
8．5 總綫接口
8．5．1 總綫仲裁
8．5．2 split-transaction（分割處理）總綫
8．5．3 流水綫式總綫
8．6 鏈錶
8．7 近期最少使用（LRU）算法
8．7．1 LRU的矩陣實現
8．7．2 采用矩陣法實現LRU的Verilog代碼
第9章 設計ASIC/SoC
9．1 設計芯片――如何開展
9．2 結構和微結構
9．2．1 盡可能保持簡單
9．2．2 善於平衡
9．2．3 處理好錯誤和異常
9．3 數據路徑
9．3．1 數據流
9．3．2 時鍾
9．4 控製單元
9．4．1 關注邊界條件
9．4．2 注意細節
9．4．3 多輸入點
9．4．4 正確理解規範
9．5 其他考慮
9．5．1 門數
9．5．2 焊盤受限與內核受限
9．5．3 時鍾樹和復位樹
9．5．4 EEPROM、配置引腳
第10章 設計經驗
10．1 文檔
10．1．1 可讀性
10．1．2 注釋
10．1．3 命名規則
10．2 在編寫第一行代碼之前
10．2．1 直到你腦海裏有瞭藍圖纔開始
10．2．2 腦海中的模擬
10．3 一些建議
10．3．1 哪種風格――數據流或算法
10．3．2 寄存器型輸齣
10．3．3 使用狀態機而不是鬆散的控製邏輯
10．3．4 綜閤和仿真不匹配
10．3．5 設計的模塊化和參數化
10．3．6 加法器、減法器的有效使用
10．4 需要避免的情況
10．4．1 不要形成組閤邏輯環路
10．4．2 避免意外生成鎖存器
10．4．3 不要采用基於延遲的設計
10．4．4 不要對一個變量多次賦值
10．5 初步完成RTL代碼之後
10．5．1 初步完成代碼之後的迴顧
10．5．2 目測RTL代碼
10．5．3 對發現bug感到驚喜
10．6 設計要麵嚮未來使用需求
10．6．1 易於實現的寄存器結構
10．6．2 考慮將來需求
10．7 高速設計
10．7．1 使用獨熱碼進行狀態編碼
10．7．2 使用互斥的數據選擇器而不是優先級編碼器
10．7．3 避免大量散亂的組閤邏輯電路
10．7．4 復製或剋隆
10．7．5 使用同步復位時要小心
10．7．6 將後到的信號放在邏輯的前麵
10．8 SoC設計經驗
10．8．1 使用雙觸發器同步電路
10．8．2 將所有復位電路放在一起
第11章 係統概念（第1部分）
11．1 PC係統結構
11．2 存儲器
11．2．1 存儲器層次結構
11．2．2 CPU使用高速緩存的方法
11．2．3 cache的架構
11．2．4 cache的組織方式
11．2．5 虛擬存儲器（Virtual Memory）
11．2．6 動態隨機訪問存儲器（DRAM）
11．2．7 靜態隨機訪問存儲器（SRAM）
11．2．8 內容可尋址存儲器（CAM）
11．2．9 CAM的Verilog模型
11．2．10 ROM、PROM、EPROM和EEPROM
11．2．11 閃存
11．3 中斷

11．3．1 中斷不同部分
11．3．2 中斷嚮量錶
11．3．3 I/O設備産生的中斷
11．3．4 高級可編程中斷控製器
11．3．5 INTx中斷共享
11．3．6 MSI中斷
11．3．7 MSI-X中斷
11．3．8 中斷聚閤
11．3．9 中斷産生的RTL示例
11．4 PIO（Programmed IO）模式的數據傳送
11．5 直接存儲器訪問
11．5．1 什麼是DMA
11．5．2 第三方、第一方DMA和RDMA
11．5．3 分/集式DMA
11．5．4 DMA描述符
11．5．5 環形描述符結構
11．5．6 鏈錶描述符結構
11．5．7 DMA控製器的設計
11．5．8 DMA控製器的Verilog RTL模型
第12章 係統概念（第2部分）
12．1 永久存儲器――硬盤
12．1．1 磁盤結構
12．1．2 磁盤尋址
12．1．3 硬盤控製器
12．1．4 硬盤的類型：SATA硬盤和基於SAS的硬盤
12．1．5 RAID（獨立磁盤冗餘陣列）
12．2 永久存儲設備――固態盤
12．2．1

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