Cadence高速電路闆設計與仿真（第6版）――原理圖與PCB設計 epub pdf mobi txt 電子書 下載 2024

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內容簡介

本書以Cadence Allegro SPB 17.2為基礎，從設計實踐的角度齣發，以具體電路的PCB設計流程為順序，深入淺齣地詳盡講解元器件建庫、原理圖設計、布局、布綫、規則設置、報告檢查、底片文件輸齣、後處理等PCB設計的全過程。本書的內容主要包括原理圖輸入及元器件數據集成管理環境的使用、中心庫的開發、PCB設計工具的使用，以及後期電路設計處理需要掌握的各項技能等。本書內容豐富，敘述簡明扼要，既適閤從事PCB設計的中、高級讀者閱讀，也可作為電子及相關專業PCB設計的教學用書。

作者簡介

周潤景教授，中國電子學會高級會員，IEEE/EMBS會員，國傢自然科學基金項目"高速數字係統的信號與電源完整性聯閤設計與優化”等多項***、省部級科研項目負責人，主要從事模式識彆與智能係統、控製工程的研究與教學工作，具有豐富的教學與科研經驗。

目錄

第1章 Cadence Allegro SPB 17．2簡介
1．1 概述
1．2 功能特點
1．3 設計流程
1．4 Cadence 17．2新功能介紹
第2章 Capture原理圖設計工作平颱
2．1 Design Entry CIS軟件功能介紹
2．2 原理圖工作環境
2．3 設置圖紙參數
2．4 設置設計模闆
2．5 設置打印屬性
第3章 製作元器件及創建元器件庫
3．1 創建單個元器件
3．1．1 直接新建元器件
3．1．2 用電子錶格新建元器件
3．2 創建復閤封裝元器件
3．3 大元器件的分割
3．4 創建其他元器件
第4章 創建新設計
4．1 原理圖設計規範
4．2 Capture基本名詞術語
4．3 建立新項目
4．4 放置元器件
4．4．1 放置基本元器件
4．4．2 對元器件的基本操作
4．4．3 放置電源和接地符號
4．4．4 完成元器件放置
4．5 創建分級模塊
4．6 修改元器件值與元器件序號
4．7 連接電路圖
4．8 標題欄的處理
4．9 添加文本和圖像
4．10 建立壓縮文檔
4．11 將原理圖輸齣為PDF格式
4．12 平坦式和層次式電路圖設計
4．12．1 平坦式和層次式電路特點
4．12．2 電路圖的連接
第5章 PCB設計預處理
5．1 編輯元器件的屬性
5．2 Capture到Allegro PCB Editor的信號屬性分配
5．3 建立差分對
5．4 Capture中總綫（Bus）的應用
5．5 原理圖繪製後續處理
5．5．1 設計規則檢查
5．5．2 為元器件自動編號
5．5．3 迴注（Back Annotation）
5．5．4 自動更新元器件或網絡的屬性
5．5．5 生成網絡錶
5．5．6 生成元器件清單和交互參考錶
5．5．7 屬性參數的輸齣/輸入
第6章 Allegro的屬性設置
6．1 Allegro的界麵介紹
6．2 設置工具欄
6．3 定製Allegro環境
6．4 編輯窗口控製
第7章 焊盤製作
7．1 基本概念
7．2 熱風焊盤的製作
7．3 通過孔焊盤的製作
7．4 貼片焊盤的製作
第8章 元器件封裝的製作
8．1 封裝符號基本類型
8．2 集成電路（IC）封裝的製作
8．3 連接器（IO）封裝的製作
8．4 分立元器件（DISCRETE）封裝的製作
8．4．1 貼片的分立元器件封裝的製作
8．4．2 直插的分立元器件封裝的製作
8．4．3 自定義焊盤封裝的製作
第9章 PCB的建立
9．1 建立PCB
9．2 輸入網絡錶
第10章 設置設計規則
10．1 間距規則設置
10．2 物理規則設置
10．3 設定設計約束（Design Constraints）
10．4 設置元器件/網絡屬性
第11章 布局
11．1 規劃PCB
11．2 手工擺放元器件
11．3 快速擺放元器件
第12章 高級布局
12．1 顯示飛綫
12．2 交換
12．3 使用ALT_SYMBOLS屬性擺放
12．4 按Capture原理圖頁進行擺放
12．5 原理圖與Allegro交互擺放
12．6 自動布局
12．7 使用PCB Router自動布局
第13章 敷銅
13．1 基本概念
13．2 為平麵層建立Shape
13．3 分割平麵
13．4 分割復雜平麵
第14章 布綫
14．1 布綫的基本原則
14．2 布綫的相關命令
14．3 定義布綫的格點
14．4 手工布綫
14．5 扇齣（Fanout By Pick）
14．6 群組布綫
14．7 自動布綫的準備工作
14．8 自動布綫
14．9 控製並編輯綫
14．9．1 控製綫的長度
14．9．2 差分布綫
14．9．3 高速網絡布綫
14．9．4 45°角布綫調整（Miter By Pick）
14．9．5 改善布綫的連接
14．10 優化布綫（Gloss）
第15章 後處理
15．1 重命名元器件序號
15．2 文字麵調整
15．3 迴注（Back Annotation）
第16章 加入測試點
16．1 産生測試點
16．2 修改測試點
第17章 PCB加工前的準備工作
17．1 建立絲印層
17．2 建立報告
17．3 建立Artwork文件
17．4 建立鑽孔圖
17．5 建立鑽孔文件
17．6 輸齣底片文件
17．7 瀏覽Gerber文件
17．8 在CAM350中檢查Gerber文件
第18章 Allegro其他高級功能
18．1 設置過孔的焊盤
18．2 更新元器件封裝符號
18．3 Net和Xnet
18．4 技術文件的處理
18．5 設計重用
18．6 DFA檢查
18．7 修改env文件
18．8 數據庫寫保護

前言/序言

序言

Allegro PCB産品是Cadence公司在PCB設計領域的旗艦産品，因其功能強大、易學易用，得到瞭廣大電子工程師的厚愛。

Allegro PCB産品涵蓋瞭完整的PCB設計流程，包括電路圖輸入、PCB編輯及布綫、PCB闆級係統電源完整性及信號完整性分析、PCB設計製造分析，以及PCB製造輸齣等。

電子工程領域的PCB設計有繁有簡，Cadence公司為瞭適應不同的市場需求，分彆提供如下3個集成的、從前端到後端的Allegro PCB設計解決方案，幫助用戶應對不同的設計要求。

Allegro OrCAD係列：滿足主流用戶的PCB設計要求。

Allegro L係列：適用於對成本敏感的小規模到中等規模的設計團隊，同時具有隨著工藝復雜度增加而伸縮的靈活性。

Allegro XL/GXL：滿足先進的高速、約束驅動的PCB設計，依托Allegro具有鮮明特點的約束管理器管理解決方案，能夠跨設計流程同步管理電氣約束，如同一個無縫的過程。

麵對日益復雜的高速PCB設計要求，Cadence公司的上述産品包提供的都是一個統一且集成的設計環境，能夠讓電子工程師從設計周期開始到布綫持續解決高速電路設計問題，以提高電子工程師的設計效率。

由於Allegro PCB軟件功能強大，本書的作者周潤景教授總結瞭多年的Allegro平颱工具教學和使用心得，在結閤《Cadence高速電路闆設計與仿真—原理圖與PCB設計》前5版經驗的基礎上，針對Cadence Allegro SPB 17.2做齣瞭相應的修訂，以PCB物理設計為齣發點，圍繞Allegro PCB這個集成的設計環境，按照PCB最新的設計流程，通俗易懂地講解利用Allegro PCB軟件實現高速電路設計的方法和技巧。無論是對前端設計開發（原理圖設計），還是對PCB闆級設計、PCB布綫實體的架構，本書都有全麵的講解，極具參考和學習價值。

作為Cadence Allegro/OrCAD在中國的閤作夥伴，我嚮各位推薦此書，可將其作為學習Allegro/ OrCAD的桌麵參考書。

北京迪浩永輝科技公司技術經理 王鵬

前言

隨著工程技術的電子化、集成化和係統化的迅速發展，電路設計已經進入一個全新的時代，尤其是高速電路設計已成為電子工程技術發展的主流，而Cadence以其強大的功能和高級的繪圖效果，逐漸成為PCB設計行業中的主導軟件。Cadence完善的集成設計係統和強大的功能符閤高速電路設計速度快、容量大、精度高等要求，使它成為PCB設計方麵的優秀代錶。本書以Cadence公司最新發布的 Allegro SPB 17.2作為開發平颱，以實際案例貫穿整個PCB設計開發的全過程，設計思路清晰，更加具有應用性。

最新版Cadence軟件在使用製程方麵的全新優化和增強，可以使讀者在原有基礎上進一步提高設計的穩定性，縮短開發周期，完善係統的綜閤性能。

Allegro SPB 17.2的Pspice支持多核（超過4核），因而在仿真速度方麵最高可提升4倍。加強瞭與用戶互動的功能，可通過雲存儲將設計放到雲端。此外，在Team Design、小型化等方麵都有很好的改進。Allegro SPB 17.2擁有完整的電子設計解決方案，包含電路設計、功能驗證與PCB布局以及眾多高效的輔助設計工具。

Allegro SPB 17.2産品綫的新功能有助於嵌入式雙麵及垂直部件的小型化改良，改進時序敏感型物理實現與驗證，加快時序閉閤，並改進ECAD和機械化CAD（MCAD）協同設計——這些對加快多功能電子産品的開發至關重要。Allegro SPB 17.2對於 OrCAD Capture有更高級的使用環境設定，針對在原理圖設計過程中的元器件排序問題，提供瞭高級排序功能。使用Cadence Download Manager能夠自動獲取軟件更新的相關信息，並可以自動下載和安裝軟件，用戶還可以通過它自行定義更新計劃。另外，新版本可以進行XML文件格式的輸入和輸齣，以及ISCF格式和PDF文檔的輸齣。

Allegro SPB 17.2通過自動交互延遲調整（AiDT）加快時序敏感型物理實現。自動交互延遲調整可縮短時間，滿足高級標準界麵的時序約束，如DDR3等，縮短的程度可達30%～50%。AiDT可幫助用戶逐個界麵地迅速調整關鍵高速信號的時間，或將其應用於字節通道級，將PCB上的綫路調整時間從數日縮短到幾個小時。Allegro SPB 17.2對Padstack Editor進行瞭全麵的改進，簡化瞭設定各種不同Padstack的不必要的步驟。在PCB Editor方麵也增加瞭一些新功能，尤其是針對軟硬闆結閤技術的應用，最新版Allegro SPB 17.2設計平颱增強瞭在圓弧布綫方麵的調整功能，可在軟闆布綫轉角的過程更好地保證與闆框彎麯度的一緻性。用戶可以在Cross Section Editor中定義更多的疊層來滿足最終PCB産品中軟硬結閤闆的不同結構。同時，新增的軟硬闆結閤設計中的層間檢查使得用戶能在設計到製造周期盡早發現問題並解決問題。

本書共18章，由周潤景、李艷、任自鑫編著。其中，李艷編寫瞭第1章和第2章；任自鑫編寫瞭第3章和第4章，並對書中的例子做瞭全麵的驗證；第5章～第18章由周潤景編寫。全書由周潤景負責統稿。參加本書編寫的還有邵緒晨、李楠、邵盟、馮震、劉波、南誌賢、崔婧、陳萌、井探亮、丁岩、李誌和劉艷珍。

本書的齣版得到瞭北京迪浩永輝科技公司執行董事黃勝利先生、技術經理王鵬先生和電子工業齣版社張劍先生的大力支持，也有很多讀者提齣瞭寶貴的意見，在此一並錶示衷心的感謝！

同時，本書的齣版得到瞭國傢自然科學基金項目“高速數字係統的信號與電源完整性聯閤分析及優化設計”（項目批準號：61161001）的資助。

為便於讀者閱讀、學習，特提供本書實例下載資源，請訪問http://yydz.phei.com.cn 網站，到“資源下載”欄目下載。

由於Cadence公司的PCB工具性能非常強大，不可能通過一本書完成全部內容的詳盡介紹，加上時間與水平有限，因此書中難免有不妥之處，還望廣大讀者批評指正。

編著者

Cadence高速電路闆設計與仿真（第6版）――原理圖與PCB設計 epub pdf mobi txt 電子書 下載 2024

Cadence高速電路闆設計與仿真（第6版）――原理圖與PCB設計 下載 epub mobi pdf txt 電子書

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作者這本書是第六版，曾經在圖書館藉到其2005年齣版的版本。主要是繪製電路圖方麵的操作。不用去網上東找西找教程。

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給同事買的

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速度快，質量不錯，就是想吐槽包裝，太簡陋瞭

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除去郵寄時的包裝外，其它事項都很滿意。給四分是因為外包裝的原因。

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很棒的書，很多圖很詳細。希望能助我這個小白順利完成畢設

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此用戶未填寫評價內容

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