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编辑推荐

适读人群 ：具有一定Verilog编程基础的电路工程技术人员，高等院校电子类、自动化类、计算机类的学生
　　本书可以作为学习System Verilog验证语言的初级阶段读物。书中描述了语言的工作原理并且包含了很多例子，这些例子演示了如何使用面向对象编程(OOP)的方法建立一个基本的、由覆盖率驱动并且受约束的随机分层测试平台。本书在创建测试平台方面有很多引导性的建议，能够帮你弄清楚为什么要使用类、随机化和功能覆盖率的概念。一旦你掌握了这门语言，就可以通过参考文献中所列举的方法学方面的书籍来学习关于建立测试平台的更多信息。

内容简介

《systemverilog验证》讲解了SystemVerilog语言的工作原理。介绍了类、随机化和功能覆盖率等测试手段和概念，并且在创建测试平台方而提供了很多引导性的建议。《systemverilog验证》借助大量的实例说明SystemVerilog的各种验证方法，以及如何根据实际的应用情况选择优的方法达到尽可能高的覆盖率。而且，重点演示了如何使用面向对象编程（OOP）的方法建立由覆盖率驱动并且受约束的基本的随机分层测试平台，此外，还论述了SystemVerilog与C语言的接口技术。

内页插图

目录

目录
第1章 验证导论 1
1.1 验证流程 2
1.1.1 不同层次上的测试 2
1.1.2 验证计划 3
1.2 验证方法学 3
1.3 基本测试平台的功能 4
1.4 定向测试 4
1.5 方法学基础 5
1.6 受约束的随机激励 6
1.7 你的随机化对象是什么 7
1.7.1 设备和环境配置 7
1.7.2 输入数据 8
1.7.3 协议异常、错误和违例 8
1.7.4 时延和同步 9
1.7.5 并行的随机测试 9
1.8 功能覆盖率 9
1.8.1 从功能覆盖率到激励的反馈 10
1.9 测试平台的构件 11
1.10 分层的测试平台 11
1.10.1 不分层的测试平台 12
1.10.2 信号和命令层 13
1.10.3 功能层 14
1.10.4 场景层 14
1.10.5 测试的层次和功能覆盖率 15
1.11 建立一个分层的测试平台 16
1.11.1 创建一个简单的驱动器 16
1.12 仿真环境的阶段 16
1.13 最大限度的代码重用 17
1.14 测试平台的性能 17
1.15 结束语 18
第2章 数据类型 19
2.1 内建数据类型 19
2.1.1 逻辑(logic)类型 19
2.1.2 双状态数据类型 20
2.2 定宽数组 21
2.2.1 定宽数组的声明和初始化 21
2.2.2 常量数组 22
2.2.3 基本的数组操作——for和foreach 22
2.2.4 基本的数组操作——复制和比较 24
2.2.5 同时使用位下标和数组下标 25
2.2.6 合并数组 25
2.2.7 合并数组的例子 26
2.2.8 合并数组和非合并数组的选择 27
2.3 动态数组 27
2.4 队列 28
2.5 关联数组 30
2.6 链表 32
2.7 数组的方法 32
2.7.1 数组缩减方法 33
2.7.2 数组定位方法 34
2.7.3 数组的排序 36
2.7.4 使用数组定位方法建立记分板 36
2.8 选择存储类型 37
2.8.1 灵活性 37
2.8.2 存储器用量 37
2.8.3 速度 38
2.8.4 排序 38
2.8.5 选择最优的数据结构 39
2.9 使用typedef创建新的类型 39
2.10 创建用户自定义结构 40
2.10.1 使用struct创建新类型 41
2.10.2 对结构进行初始化 41
2.10.3 创建可容纳不同类型的联合 41
2.10.4 合并结构 42
2.10.5 在合并结构和非合并结构之间进行选择 42
2.11 类型转换 42
2.11.1 静态转换 43
2.11.2 动态转换 43
2.11.3 流操作符 43
2.12 枚举类型 45
2.12.1 定义枚举值 46
2.12.2 枚举类型的子程序 46
2.12.3 枚举类型的转换 47
2.13 常量 48
2.14 字符串 48
2.15 表达式的位宽 49
2.16 结束语 50
第3章 过程语句和子程序 51
3.1 过程语句 51
3.2 任务、函数以及void函数 52
3.3 任务和函数概述 53
3.3.1 在子程序中去掉begin end 53
3.4 子程序参数 53
3.4.1 C语言风格的子程序参数 53
3.4.2 参数的方向 54
3.4.3 高级的参数类型 54
3.4.4 参数的缺省值 56
3.4.5 采用名字进行参数传递 57
3.4.6 常见的代码错误 57
3.5 子程序的返回 58
3.5.1 返回(return)语句 58
3.5.2 从函数中返回一个数组 59
3.6 局部数据存储 60
3.6.1 自动存储 60
3.6.2 变量的初始化 60
3.7 时间值 61
3.7.1 时间单位和精度 61
3.7.2 时间参数 62
3.7.3 时间和变量 62
3.7.4 $time与$realtime的对比 63
3.8 结束语 63
第4章 连接设计和测试平台 65
4.1 将测试平台和设计分开 65
4.1.1 测试平台和DUT之间的通信 66
4.1.2 与端口的通信 66
4.2 接口 68
4.2.1 使用接口来简化连接 68
4.2.2 连接接口和端口 70
4.2.3 使用modport将接口中的信号分组 70
4.2.4 在总线设计中使用modport 71
4.2.5 创建接口监视模块 71
4.2.6 接口的优缺点 72
4.2.7 更多例子和信息 73
4.3 激励时序 73
4.3.1 使用时钟块控制同步信号的时序 73
4.3.2 接口中的logic和wire对比 74
4.3.3 Verilog的时序问题 75
4.3.4 测试平台—设计间的竞争状态 76
4.4.4 程序块(ProgramBlock)和时序区域(TimingRegion) 76
4.3.6 仿真的结束 78
4.3.7 指定设计和测试平台之间的延时 78
4.4 接口的驱动和采样 79
4.4.1 接口同步 79
4.4.2 接口信号采样 79
4.4.3 接口信号驱动 80
4.4.4 通过时钟块驱动接口信号 81
4.4.5 接口中的双向信号 82
4.4.6 为什么在程序(program)中不允许使用always块 83
4.4.7 时钟发生器 83
4.5 将这些模块都连接起来 84
4.5.1 端口列表中的接口必须连接 85
4.6 顶层作用域 85
4.7 程序——模块交互 87
4.8 SystemVerilog断言 88
4.8.1 立即断言(ImmediateAssertion) 88
4.8.2 定制断言行为 88
4.8.3 并发断言 89
4.8.4 断言的进一步探讨 90
4.9 四端口的ATM路由器 90
4.9.1 使用端口的ATM路由器 90
4.9.2 使用端口的ATM顶层网单 91
4.9.3 使用接口简化连接 94
4.9.4 ATM接口 94
4.9.5 使用接口的ATM路由器模型 95
4.9.6 使用接口的ATM顶层网单 95
4.9.7 使用接口的ATM测试平台 96
4.10 ref端口的方向 97
4.11 仿真的结束 97
4.12 LC3取指模块的定向测试(directedtest) 97
4.13 结论 102
第5章 面向对象编程基础 103
5.1 概述 103
5.2 考虑名词，而非动词 103
5.3 编写第一个类(Class) 104
5.4 在哪里定义类 105
5.5 OOP术语 105
5.6 创建新对象 106
5.6.1 没有消息就是好消息 106
5.6.2 定制构造函数(Constructor) 106
5.6.3 将声明和创建分开 108
5.6.4 new()和new[]的区别 108
5.6.5 为对象创建一个句柄 108
5.7 对象的解除分配(deallocation) 109
5.8 使用对象 110
5.9 静态变量和全局变量 111
5.9.1 简单的静态变量 111
5.9.2 通过类名访问静态变量 112
5.9.3 静态变量的初始化 112
5.9.4 静态方法 112
5.10 类的方法 114
5.11 在类之外定义方法 115
5.12 作用域规则 116
5.12.1 this是什么 118
5.13 在一个类内使用另一个类 119
5.13.1 我的类该做成多大 120
5.13.2 编译顺序的问题 121
5.14 理解动态对象 121
5.14.1 将对象传递给方法 121
5.14.2 在任务中修改句柄 123
5.14.3 在程序中修改对象 123
5.14.4 句柄数组 124
5.15 对象的复制 125
5.15.1 使用new操作符复制一个对象 125
5.15.2 编写自己的简单复制函数 126
5.15.3 编写自己的深层复制函数 127
5.15.4 使用流操作符从数组到打包对象，或者从打包对象到数组 128
5.16 公有和私有 130
5.17 题外话 130
5.18 建立一个测试平台 131
5.19 结论 132
第6章 随机化 133
6.1 介绍 133
6.2 什么需要随机化 133
6.2.1 器件配置 134
6.2.2 环境配置 134
6.2.3 原始输入数据 135
6.2.4 封装后的输入数据 135
6.2.5 协议异常、错误(error)和违规(violation) 135
6.2.6 延时 135
6.3 SystemVerilog中的随机化 135
6.3.1 带有随机变量的简单类 136
6.3.2 检查随机化(randomize)的结果 137
6.3.3 约束求解 137
6.3.4 什么可以被随机化 137
6.4 约束 137
6.4.1 什么是约束 138
6.4.2 简单表达式 139
6.4.3 等效表达式 139
6.4.4 权重分布 140
6.4.5 集合(set)成员和inside运算符 141
6.4.6 在集合里使用数组 142
6.4.7 条件约束 145
6.4.8 双向约束 145
6.4.9 使用合适的数学运算来提高效率 146
6.5 解的概率 147
6.5.1 没有约束的类 147
6.5.2 关系操作 147
6.5.3 关系操作和双向约束 148
6.5.4 使用solve before约束引导概率分布 148
6.6 控制多个约束块 149
6.7 有效性约束 150
6.8 内嵌约束 151
6.9 pre_randomize和post_randomize函数 152
6.9.1 构造浴缸型分布 152
6.9.2 关于void函数 153
6.10 随机数函数 153
6.11 约束的技巧和技术 154
6.11.1 使用变量的约束 154
6.11.2 使用非随机值 155
6.11.3 用约束检查值的有效性 156
6.11.4 随机化个别变量 156
6.11.5 打开或关闭约束 156
6.11.6 在测试过程中使用内嵌约束 158
6.11.7 在测试过程中使用外部约束 158
6.11.8 扩展类 159
6.12 随机化的常见错误 159
6.12.1 小心使用有符号变量

精彩书摘

　　第1章　验证导论
　　“有些人相信，我们缺乏能够描述这个完美世界的编程语言……”
　　——《黑客帝国》，1999
　　设想一下，你被委任去为别人建一幢房子。你该从哪里开始呢？是不是一开始就考虑如何选择门窗、涂料和地毯的颜色，或者浴室的用料？当然不是！首先你必须考虑房的主人将如何使用房子内部的空间，这样才能确定应该建造什么类型的房子。你应该考虑的问题是他们是喜欢烹饪并且需要一个高端的厨房，还是喜欢在家里边看电影边吃外卖比萨？他们是需要一间书房或者额外的卧室，还是受预算所限要求更简朴一些？
　　在开始学习有关SystemVerilog语言的细节之前，你需要理解如何制订计划来验证你的设计，以及这个验证计划对测试平台结构的影响。如同所有房子都有厨房、卧室和浴室一样，所有测试平台也都需要共享一些用于产生激励和检验激励响应的结构。本章将就测试平台的构建和设计给出一些引导性的建议和编码风格方面的参考，以满足个性化的需要。这些技术使用了Bergeron等人2006年所著《SystemVerilog验证方法学》书中的一些概念，但不包括基本类。
　　作为一个验证工程师，你能学到的最重要的原则是“程序漏洞利大于弊”。不要因为害羞而不敢去找下一个漏洞，每次找到漏洞都应该果断报警并记录下来。整个项目的验证团队假定设计中存在漏洞，所以在流片之前每发现一个漏洞就意味着最终到客户手里少一个漏洞。你应该尽可能细致深入地去检验设计，并提取出所有可能的漏洞，尽管这些漏洞可能很容易修复。不要让设计者拿走了所有的荣誉——没有你的耐心细致、花样翻新的验证，设计有可能无法正常工作！

前言/序言

　　SystemVerilog语言的出现只有短短几年的时间，目前市面上关于systemVerilog语言的中文书籍并不多见，而且大多都是介绍systemVerilog语言的设计特性。实际上，SystemVerilog语言除了具有设计特性外，还具有验证及其他诸多方面的特性。“验证”经常被认为是简单的仿真，这当然是一种误解，本书将告诉你其中缘由。
　　本书主要介绍SystemVerllog语言的验证技术，尤其侧重阐述如何使用受约束的随机测试来达到令人满意的覆盖率。原著作者克里斯·斯皮尔（chrisSpear）是一名资深的数字电路工程师，在软件编程方面有很丰富的经验，书中的很多观点和例子就来自于作者平时工作的积累。本书没有深奥的理论，叙述上深入浅出。而且由于作者同时也精通c++、Verilog和Vera等编程语言，所以书中对于systemVerilog与这些语言之间的差别以及易混淆的地方交代得十分清楚，特别适合systemerilog的初学者阅读。
　　本书的翻译过程颇为波折，前后总共持续了一年多的时间。当我们在2008年初开始着手翻译工作时，使用的还是本书的第一版。但翻译工作进行到将近一半时。获悉本书的第二版即将发行，于是转为等待翻译第二版。第二版除了章节内容上有所增补以外，原有章节的很多字句也有所改动，只得重新翻译、校对。
　　本书的翻译具体分工如下：第6、11章的翻译由张春负责；前言和第1、2、3、7、9章的翻译由麦宋平负责；第4、5、8、10、12章的翻译由赵益新负责；全书的审校和最终定稿由张春负责。
　　衷心感谢清华大学微电子学研究所的王志华教授，他在本书翻译之初就提出了很多具有指导性的意见，并且为翻译工作提供了很多支持。
　　衷心感谢科学出版社的支持，正是出版社各位编辑的鼓励和督促，以及他们勤勤恳恳的工作，才使得本书的中译本得以如期与读者见面。
　　由于本书的翻译稿出现第一版和第二版交叉，新词汇又比较多。圃于译者的经验和水平，虽然经过多次仔细的斟酌和校对。仍难免存在不准确和纰漏的地方，请读者不吝批评指正！

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并没有全部讲语法。而是侧重sv在验证的优势。综合也没讲，毕竟综合还有verilog啊。

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还没看，希望能有帮助，正在学习sv

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小组买的学习资料，首选京东。书很快就到了，包装很完整，书的质量也不错，下次买书还是优先京东自营。

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很喜欢在京东上购物，轻松快捷，而且货好

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书还可以，适合于验证工程师参考

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还没来得及看，但学习SystemVerilog是一个趋势，先好评

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以后工作并不想做这个，但是可能还是要做一段时间。

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